FPGA_MIG驱动DDR3
说明：
FPGA: zynq(7z100)。
DDR3:MT41K256M16TW-107：内存大小为512MB，数据接口为16bit。。
环境：Vivado2018.2。
IP核：Memory Interface Generator(MIG 7 Series)。
参考手册：ug586(7 Series Devices Memory Interface Solutions v4.1)。
源码：源码下载

文章目录

• • 1.DDR型号解析
  • • 1.1DDR3地址
  • 2.FPGA(MIG)与DDR3连接示意图.
  • 3.DDR端口介绍
  • 4.MIG_UI端口介绍
  • 5.MIG 控制器概述及读写时序介绍
  • • 5.1.MIG内存控制器用户逻辑时序
    • 5.2.BL8 突发长度
    • 5.3.MIG时钟和DDR3时钟
    • 5.4.掩码_Mask
  • 6. MIG IP核配置
  • 7.实战-DDR3读写
  • • 7.1原理图
    • 7.2IP核配置以及Example代码修改及分析
  • 8.附带源码